原標題：如何為其高速ADC設計清潔電源？

為高速ADC（模數轉換器）設計清潔電源是確保其性能（如信噪比、無雜散動態范圍、線性度等）的關鍵。高速ADC對電源噪聲極其敏感，電源噪聲會直接耦合到ADC的模擬輸入和時鐘信號中，導致性能下降。以下是設計清潔電源的詳細方法和關鍵步驟：

一、高速ADC電源噪聲的主要來源

1. 電源本身噪聲：開關電源（如DC-DC轉換器）的高頻開關噪聲。

2. 地線反彈：數字電路的瞬態電流通過地線回流時引起的電壓波動。

3. 耦合干擾：電源線與信號線之間的電磁耦合。

4. 元件噪聲：電源濾波元件（如電容、電感）的寄生參數引入的噪聲。

二、設計清潔電源的核心原則

1. 低噪聲供電：為ADC的模擬部分和時鐘信號提供低噪聲、低紋波的電源。

2. 隔離與屏蔽：將數字電源和模擬電源隔離，減少數字噪聲的耦合。

3. 濾波與穩壓：在電源輸入端和關鍵節點添加濾波和穩壓電路。

4. 合理布局：優化PCB布局，減少電源噪聲的傳播路徑。

三、具體設計步驟與方案

1. 電源拓撲選擇

• 模擬電源：優先選擇線性穩壓器（LDO），因其輸出噪聲低（通常為幾μVrms），適合為ADC的模擬部分供電。

• 示例：選擇低噪聲LDO（如TI的TPS7A4700，噪聲<1μVrms）。

• 數字電源：可使用開關電源（DC-DC），但需通過濾波和LDO進一步降噪。

• 示例：在DC-DC輸出端添加LC濾波器和LDO，為ADC的數字部分供電。

2. 電源濾波設計

• 輸入濾波：在電源輸入端添加π型濾波器（L-C-L）或LC濾波器，抑制高頻噪聲。

• 示例：使用10μH電感和10μF陶瓷電容組成LC濾波器，截止頻率約1.6MHz。

• 去耦電容：在ADC的電源引腳附近添加去耦電容，提供瞬態電流并抑制高頻噪聲。

• 示例：使用0.1μF陶瓷電容（高頻去耦）和10μF鉭電容（低頻去耦）并聯。

3. 電源隔離與屏蔽

• 隔離設計：

• 使用磁珠或共模電感隔離數字和模擬電源。

• 示例：在數字電源和模擬電源之間添加磁珠（如Murata的BLM18PG121SN1），抑制高頻噪聲。

• 屏蔽設計：

• 對敏感電路（如ADC的模擬部分）進行屏蔽，減少外部噪聲的干擾。

• 示例：使用金屬屏蔽罩覆蓋ADC及其模擬電路。

4. PCB布局優化

• 分區布局：

• 將ADC的模擬部分、數字部分和電源部分分開布局，減少數字噪聲對模擬部分的干擾。

• 示例：在PCB上劃分模擬區、數字區和電源區，并使用地線隔離。

• 地線設計：

• 使用單點接地或星形接地，避免地線環路。

• 示例：將模擬地和數字地通過磁珠或0Ω電阻單點連接。

• 走線優化：

• 縮短高頻信號的走線長度，減少寄生電感和電容。

• 示例：將ADC的電源引腳與去耦電容之間的走線長度控制在1mm以內。

5. 時鐘信號供電

• 獨立供電：為ADC的時鐘信號提供獨立的電源，避免與數字和模擬電源共用。

• 低噪聲設計：使用LDO為時鐘電路供電，并添加濾波電容。

• 示例：使用TI的LP5907 LDO為時鐘緩沖器供電，噪聲<6μVrms。

6. 參考電壓設計

• 低噪聲參考源：選擇低噪聲的電壓基準源（如ADR4550，噪聲<0.75μVp-p）。

• 濾波與去耦：在參考電壓引腳附近添加去耦電容，抑制噪聲。

• 示例：使用0.1μF陶瓷電容和10μF鉭電容并聯。

四、電源噪聲測試與驗證

1. 測試工具：

• 使用低噪聲示波器（如Keysight DSOX4054A）和頻譜分析儀（如R&S FSV）測量電源噪聲。

• 使用近場探頭（如Tektronix P6060A）檢測PCB上的噪聲分布。

2. 測試方法：

• 測量電源的紋波和噪聲（通常在20MHz帶寬內）。

• 測量ADC輸出信號的相位噪聲和頻譜純度，驗證電源噪聲的影響。

3. 優化調整：

• 根據測試結果調整濾波參數、去耦電容或PCB布局，直到滿足性能要求。

五、典型案例：14位125MSPS ADC的電源設計

需求：

• ADC模擬電源：3.3V，噪聲<1mVrms。

• ADC數字電源：1.8V，噪聲<5mVrms。

• 時鐘電源：2.5V，噪聲<2mVrms。

方案：

1. 模擬電源：

• 使用DC-DC（如TI的TPS54331）將5V轉換為3.3V。

• 在DC-DC輸出端添加LC濾波器（10μH電感+10μF陶瓷電容）。

• 使用LDO（如TI的TPS7A4700）將3.3V進一步穩壓至3.3V，噪聲<1μVrms。

2. 數字電源：

• 使用DC-DC（如TI的TPS54331）將5V轉換為1.8V。

• 在DC-DC輸出端添加LC濾波器和LDO（如TI的LP5907），噪聲<5mVrms。

3. 時鐘電源：

• 使用LDO（如TI的LP5907）將3.3V轉換為2.5V，噪聲<2mVrms。

4. 濾波與去耦：

• 在ADC的電源引腳附近添加0.1μF陶瓷電容和10μF鉭電容。

• 在電源輸入端添加π型濾波器（L-C-L）。

5. PCB布局：

• 將模擬區、數字區和電源區分開，使用地線隔離。

• 時鐘信號走線遠離電源線和數字信號線。

效果：

• 電源噪聲：模擬電源噪聲<1mVrms，數字電源噪聲<5mVrms，時鐘電源噪聲<2mVrms。

• ADC性能：SNR提高3dB，SFDR提高10dB。

六、總結：高速ADC清潔電源設計的關鍵點

1. 電源拓撲選擇：模擬電源優先用LDO，數字電源可用DC-DC+LDO。

2. 濾波與穩壓：在電源輸入端和關鍵節點添加濾波和穩壓電路。

3. 隔離與屏蔽：隔離數字和模擬電源，屏蔽敏感電路。

4. PCB布局優化：分區布局、單點接地、縮短高頻走線。

5. 時鐘與參考電壓：獨立供電，低噪聲設計。

6. 測試與驗證：使用示波器和頻譜分析儀測量電源噪聲，優化設計。

七、推薦元件與工具

八、直接結果與分析

1. 電源噪聲顯著降低：通過LDO和濾波電路，電源噪聲可降低至μVrms級別。

2. ADC性能提升：清潔電源可提高ADC的SNR和SFDR，減少諧波和互調失真。

3. 系統可靠性提高：減少電源噪聲對ADC的干擾，提高系統的長期穩定性和可靠性。

通過系統化的電源設計，可以為高速ADC提供清潔、穩定的電源，確保其性能達到最佳狀態。