考慮到目前市場上成千上萬的轉換器，為特定應用選擇合適的ADC似乎是一項艱巨的任務。一種直接的方法是直接進入選擇指南和參數搜索引擎，比如Devices網站上的那些。輸入采樣率、分辨率、電源電壓等重要屬性，點擊“查找”按鈕，希望效果最好。但這通常是不夠的。一個人如何處理眾多明顯的“最佳選擇”?有沒有一種方法能讓你在完成這項任務的同時獲得更好的理解和更好的結果?

目前大多數ADC應用可分為四大類市場:(a)數據采集，(b)精密工業測量，(c)話音帶和音頻，以及(d)“高速”(意味著采樣率大于約5 MSPS)。這些應用中有很大一部分可以由逐次逼近(SAR)、sigma-delta (西格馬-得爾塔)和流水線adc來填充。對這三種最流行的ADC架構及其與細分市場的關系的基本了解，是對選擇指南和搜索引擎的有益補充。

圖1中的分類以一般方式顯示了這些應用程序段和相關的典型架構如何與ADC分辨率(縱軸)和采樣率(橫軸)相關。虛線表示2005年中期的大致狀況。盡管各種體系結構具有大量重疊的規范，但應用程序本身是選擇所需的特定體系結構的關鍵。

用于數據采集的逐次逼近adc

到目前為止，連續逼近ADC是數據采集應用中最流行的架構，特別是當多個通道需要輸入多路復用時。從20世紀70年代的模塊化和混合器件到今天的現代低功耗ic，連續逼近ADC一直是數據采集系統的主力。該架構在20世紀40年代由貝爾實驗室首次用于實驗脈沖編碼調制(PCM)系統。Epsco的Bernard Gordon在1954年推出了第一個商用真空管SAR ADC，這是一個11位，50 ksps的ADC，功耗為500瓦。

現代IC SAR adc的分辨率從8位到18位，采樣率高達幾MHz。在撰寫本文時，可用器件的最先進性能是3 MSPS的16位(AD7621)和2 MSPS的18位(AD7641)。輸出數據通常通過標準串行接口(例如I(2)C 或SPI )提供，但有些設備可提供并行輸出(顯然以增加引腳數和封裝尺寸為代價)。

基本的逐次逼近體系結構如圖2所示。為了處理快速變化的信號，SAR adc具有輸入采樣保持(SHA)，以在轉換周期內保持信號恒定。轉換開始與內部的D/A轉換器(DAC)設置為中量程。比較器確定SHA輸出是大于還是小于DAC輸出，結果(轉換的最高有效位(MSB))作為1或0存儲在逐次逼近寄存器(SAR)中。然后將DAC設置為1/4刻度或3/4刻度(取決于MSB的值)，比較器對轉換的第二個位做出決定。結果(1或0)被存儲在寄存器中，這個過程繼續進行，直到所有的位值都被確定。在轉換過程結束時，斷言一個邏輯信號(EOC、DRDY、BUSY等)。縮寫SAR實際上代表連續逼近寄存器(控制轉換過程的邏輯塊)，它被普遍理解為整個體系結構的縮寫名稱。

典型SAR ADC的時序圖如圖3所示。所示的功能通常存在于大多數SAR adc中，但它們的確切標簽可能因設備而異。請注意，與特定示例對應的數據在轉換時間結束時可用，沒有“管道”延遲或“延遲”。這使得SAR ADC易于在單鏡頭、連拍模式和多路應用中使用。

大多數現代IC SAR ADC的內部轉換過程由高速時鐘(內部或外部，取決于ADC)控制，不需要與CONVERT START輸入同步。

在逐次逼近ADC轉換過程中使用的基本算法可以追溯到16世紀。它與解決一個有用的數學難題有關——通過最小的稱重操作序列來確定未知的重量(參考文獻1)。在這個問題中，如前所述，目標是使用天平來確定用于稱重從1磅到40磅整數磅的最小重量。數學家Tartaglia在1556年提出的一個解決方案是，使用1磅、2磅、4磅、8磅、16磅和32磅的二進制級數(或2(0)、2(1)、2(2)、2(3)、2(4)和2(5))。所提出的加權算法與現代逐次逼近adc中使用的算法相同。(值得注意的是，這個解決方案實際測量的未知重量可達63磅(2(6)- 1)，而不是問題中所述的40磅)。*使用平衡秤的二進制算法如圖4所示，未知重量為45磅。

*請注意，如果三進制(以3為基數:1,0，-1)邏輯是允許的，那么這個問題可以通過四個步驟來解決，在天平的兩邊分別施加1,3,9和27磅的權重。實際上，40磅是這些重量的最大值。

SAR ADC的整體精度和線性度主要由內部DAC的特性決定。早期的精密SAR adc，如工業標準AD574，使用帶有激光修整薄膜電阻的dac來實現所需的精度和線性度。然而，薄膜電阻器的沉積和修剪過程增加了成本，并且在器件受到封裝的機械應力后，薄膜電阻器的值可能會受到影響。

由于這些原因，開關電容(或電荷再分配)dac在較新的基于cmos的SAR adc中變得流行。開關電容DAC的主要優點是精度和線性度主要由高精度光刻決定，這建立了電容器板面積，因此電容和匹配程度。此外，小型電容器可以與主電容器并聯放置，在自動校準程序的控制下開關進出，以實現高精度和線性，而無需薄膜激光修整。由于電容器之間的溫度跟蹤可以優于1 ppm/8C，因此實現了高度的溫度穩定性。

CMOS是現代SAR adc的首選工藝，也是開關的理想工藝。因此，可以相對直接地將輸入復用添加到基本的SAR ADC功能中，從而可以將完整的數據采集系統集成在單個芯片上。額外的數字功能也很容易添加到基于sar的adc中，因此多路復用器測序、自動校準電路等功能正變得越來越普遍。

圖5展示了AD79x8系列1-MSPS SAR adc的元件。序列器允許所選通道的自動轉換，或者如果需要，通道可以單獨尋址。數據通過串口傳輸。SAR ADC在多通道數據采集應用中很受歡迎，因為它們缺乏西格馬-得爾塔和流水線ADC架構中典型的“流水線”延遲。SAR ADC的轉換模式包括“單發”、“連拍”和“連續”。

Sigma-Delta (西格馬-得爾塔)用于精密工業測量和儀器儀表的adc

現代西格馬-得爾塔 adc實際上已經取代了集成型adc(雙斜率，三斜率，四斜率等)，適用于需要高分辨率(16位到24位)和有效采樣率高達幾百赫茲的應用。高分辨率，加上片上可編程增益放大器(pga)，使得傳感器(如稱和熱電偶)的小輸出電壓可以直接數字化。適當選擇采樣率和數字濾波器帶寬也可以產生對50 hz和60 hz電力線頻率的優異抑制。西格馬-得爾塔 ADC為使用儀表放大器(內放大器)和SAR ADC的傳統方法提供了一種有吸引力的替代方案。

西格馬-得爾塔 ADC架構背后的基本概念起源于20世紀50年代貝爾實驗室在利用增量調制和差分PCM的實驗性數字傳輸系統上所做的工作。到20世紀60年代末，西格馬-得爾塔架構已經被人們所熟知。然而，由于數字濾波器(當時很少見)是該架構的一個組成部分，直到20世紀80年代末，當數字CMOS中的信號處理變得廣泛可用時，實際的IC實現才出現。西格馬-得爾塔中使用的基本概念——過采樣、噪聲整形、數字濾波和抽取——如圖6所示。

圖6A顯示了傳統“奈奎斯特”操作的噪聲頻譜，其中ADC輸入信號介于dc和f(S) /2之間，量化噪聲均勻分布在相同的帶寬上。在圖6B中，采樣頻率增加了一個因子K(過采樣比)，但輸入信號帶寬不變。然后用數字濾波器去除落在信號帶寬之外的量化噪聲。輸出數據率現在可以降低(抽取)到原始采樣率f(S)。這個過采樣過程，然后是數字濾波和抽取，增加了奈奎斯特帶寬(dc到f(S) /2)內的信噪比。K每增加一倍，dc-to- f(S) /2帶寬內的信噪比增加3db。圖6C顯示了基本的西格馬-得爾塔架構，其中傳統的ADC被西格馬-得爾塔調制器取代。調制器的作用是塑造量化噪聲，使其大部分發生在感興趣的帶寬之外，從而大大增加dc-to- f(S) /2區域的信噪比。

基本的一階西格馬-得爾塔 ADC如圖7所示，其中詳細顯示了西格馬-得爾塔調制器。

這個基本調制器的核心是一個1位ADC(比較器)和一個1位DAC(開關)。雖然有許多多比特西格馬-得爾塔 adc，但使用單比特調制器的adc具有固有優異的差分線性的明顯優勢。

調制器的輸出是一個1位的數據流。由于積分器周圍有負反饋，信號在B處的平均值必須等于V(IN)。如果V(IN)為零(即中量程)，則輸出數據流中有相等數量的1和0。隨著輸入信號越來越積極，1的數量增加，0的數量減少。同樣，輸入信號越負，1的數量減少，0的數量增加。因此，輸出流中的1與同一間隔內樣本總數的比率(1的密度)必須與輸入的直流值成正比。

該調制器還通過作為信號的低通濾波器和量化噪聲的高通濾波器來完成噪聲整形功能。請注意，數字濾波器是西格馬-得爾塔 ADC的一個組成部分，它可以優化為提供出色的50 hz /60 hz工頻抑制。然而，數字濾波器確實引入了固有的管道延遲，這在多路復用和伺服應用中是必須考慮的。如果信號被多路復用到西格馬-得爾塔 ADC中，必須允許數字濾波器在輸出數據有效之前穩定到新值。通常需要幾個輸出時鐘周期來解決這個問題。由于數字濾波器的管道延遲，西格馬-得爾塔轉換器不能在“單鏡頭”或“突發”模式下操作。

雖然簡單的一階單比特西格馬-得爾塔 ADC由于1位ADC和1位DAC而具有固有的線性和單調性，但它不能為高分辨率應用提供足夠的噪聲整形。增加調制器中積分器的數量(類似于在濾波器中增加極點)以犧牲更復雜的設計為代價提供更多的噪聲整形-如圖8所示，用于二階1位調制器。注意，與一階調制器相比，噪聲整形特性有所改善。高階調制器(大于三階)很難穩定，并提出了重大的設計挑戰。

高階調制器的一種流行替代方案是使用多比特架構，其中1位ADC(比較器)替換為N位閃存轉換器，單位DAC(開關)替換為高度線性的N位DAC。通過使用數據置亂等技術來實現內部ADC和DAC所需的線性度，可以避免多位西格馬-得爾塔 ADC中昂貴的激光修整。

雖然集成架構(雙斜率，三斜率等)仍用于數字電壓表等應用，但CMOS 西格馬-得爾塔 ADC是當今工業測量應用的主導轉換器。這些轉換器提供出色的電源線共模抑制和高達24位的分辨率以及片上校準等數字便利。許多具有可編程增益放大器(pga)，它允許來自橋式和熱電偶換能器的小信號直接數字化，而無需額外的外部信號調理電路和內放大器。

圖9顯示了精密稱重傳感器的簡化圖。這種特殊的測壓元件在5v激勵下產生2kg負載的10mv滿量程輸出電壓。

橋的共模輸出電壓為2.5 V。該圖顯示了2公斤負載下橋的電阻值。任何給定負載的輸出電壓與激勵電壓成正比，即與電源電壓成比例。

數字化這種低電平輸出的傳統方法是使用儀表放大器來提供必要的增益，以驅動14位至18位分辨率的傳統SAR ADC。由于偏移和漂移的考慮，需要一個“自動歸零”放大器，如AD5555或AD8230。由于自動歸零放大器的噪聲，需要適當的濾波電路。此外，為了進一步降低噪聲，SAR ADC的輸出數據通常被平均。

圖10顯示了傳統放大器內/SAR ADC方法的一個有吸引力的替代方案，該方法在稱重傳感器和AD7799高分辨率西格馬-得爾塔 ADC之間使用直接連接。10 mV的滿量程橋輸出通過ADC以4.7 Hz的吞吐率數字化為大約16位“無噪聲”位。(有關輸入參考噪聲和無噪聲代碼分辨率的更多討論，請參見進一步參考1)。比率運算消除了對精確參考電壓的需要。

當必須將非常低水平的信號數字化為高分辨率時，西格馬-得爾塔 ADC是一個有吸引力的替代方案，但用戶應該了解西格馬-得爾塔 ADC比SAR ADC更具數字強度，因此可能需要更長的開發周期。評估板和軟件可以極大地協助這一過程。然而，仍然有許多儀器和傳感器信號調節應用可以通過傳統的內放大器(用于信號放大和共模抑制)，然后是多路復用器和SAR ADC來有效地解決。

用于話音帶和音頻的Sigma-Delta adc

除了為各種工業測量應用提供有吸引力的解決方案-精密測量，傳感器監控，能源計量和電機控制- 西格馬-得爾塔轉換器主導著現代語音和音頻應用。西格馬-得爾塔轉換器固有的高過采樣率的一個主要好處是，它們簡化了ADC的輸入抗混疊濾波器和DAC的輸出抗成像濾波器。此外，在基于cmos的轉換器中添加數字功能的便利性使得數字濾波器可編程性等功能變得實用，而整體模具面積，功率和成本僅略有增加。

話音帶音頻的數字技術始于20世紀40年代PCM電信應用的早期。早期的t載波系統使用8位壓縮adc和擴展dac, 8 kSPS的采樣頻率成為早期的標準。

現代數字蜂窩系統利用高分辨率過采樣線性西格馬-得爾塔 adc和dac，而不是低分辨率擴展技術。典型的信噪比要求為60 dB ~ 70 dB。如果需要壓縮/擴展以與舊系統兼容，則在DSP硬件或軟件中完成。語音帶“編解碼器”(編碼器/解碼器)除PCM外還有許多應用，如語音處理、加密等，可用于各種類型。

Sigma-delta adc和dac也主導著要求更高的音頻市場，包括FM立體聲、計算機音頻、立體聲光盤(CD)、數字音頻磁帶(DAT)和DVD音頻。總諧波失真加噪聲(THD + N)要求范圍從60 dB到大于100 dB，采樣率范圍從48 kSPS到192 kSPS。現代CMOS 西格馬-得爾塔 adc和dac可以滿足這些要求，還提供通常與此類應用相關的額外數字功能。

用于高速應用的流水線adc
(采樣率大于5 MSPS)

在本文中，我們任意地將任何需要大于5 MSPS采樣率的應用程序定義為“高速”。圖1顯示了SAR和流水線adc之間的重疊區域，采樣率在大約1 MSPS和5 MSPS之間。除了這個小范圍之外，高速應用通常由流水線ADC提供服務。如今，低功耗CMOS流水線轉換器是ADC的首選，不僅適用于視頻市場，也適用于許多其他市場。這與20世紀80年代形成鮮明對比，當時這些市場由IC閃存轉換器(主導8位視頻市場，采樣率在15 MSPS到100 MSPS之間)或更高分辨率，更昂貴的模塊化/混合解決方案提供服務。盡管低分辨率閃存轉換器仍然是流水線ADC的重要組成部分，但它們很少單獨使用，除非在極高的采樣率下(通常大于1 GHz或2 GHz)，要求分辨率不大于6位到8位。

如今，需要“高速”adc的市場包括許多類型的儀器應用(數字示波器、頻譜分析儀和醫療成像)。同樣需要高速轉換器的還有視頻、雷達、通信(中頻采樣、軟件ro、基站、機頂盒等)和消費電子產品(數碼相機、顯示電子產品、DVD、增強清晰度電視和高清電視)。

流水線ADC的起源是在20世紀50年代首次使用的子劃分架構。圖11顯示了一個簡單的6位兩級子量程ADC的框圖。

SHA的輸出由第一級3位子adc (SADC)數字化，SADC通常是閃存轉換器。粗3位MSB轉換使用3位子dac (SDAC)轉換回信號。然后SDAC輸出從SHA輸出中減去，差值被放大，這個“剩余信號”被第二階段3位SADC數字化，以產生總6位輸出字的三個lsb。

通過檢查第二級ADC輸入端的“殘差”波形，可以最好地評估這個分幅ADC，如圖12所示。該波形是應用于ADC輸入端的低頻斜坡信號的典型波形。為了不出現代碼缺失，剩余波形必須不超過二級ADC的輸入范圍，如圖12A所示的理想情況。這意味著N1位SADC和N1位SDAC都必須精確到優于N1 + N2位。在所示示例中，N1 = 3、N2 = 3和N1 + N2 = 6。如圖12B所示，當剩余波形超出N2 SADC的“R”范圍而落在“X”或“Y”區域時，將導致代碼缺失，這可能是由于非線性N1 SADC或級間增益和/或偏移不匹配造成的。這種情況下的ADC輸出如圖13所示。

如圖所示，該架構可用于高達約8位(N1 = N2 = 4)的分辨率;然而，在兩個階段(特別是溫度變化)之間保持優于8位的對齊可能很困難。在這一點上，值得注意的是，除了超出本討論范圍的某些設計問題之外，沒有特別的要求在子分區架構中每個階段具有相同數量的比特。此外，可以有兩個以上的階段。盡管如此，除非添加某種形式的糾錯，否則如圖11所示的體系結構僅限于大約8位的分辨率。

糾錯子量程ADC架構出現在20世紀60年代中期，作為一種有效的手段來實現更高的分辨率，同時仍然使用基本子量程架構。例如，在兩級6位分位ADC中，在第二級ADC中添加了一個額外的位，從而允許對圖12中所示的“X”和“Y”區域進行數字化。第二級ADC中的額外范圍允許剩余波形偏離其理想值，前提是它不超過第二級ADC的范圍。然而，內部SDAC仍然必須精確到超過整體分辨率N1 + N2。

圖14顯示了一個帶有糾錯功能的基本6位分位ADC，其第二級分辨率從原來的3位提高到4位。當剩余波形落在“X”或“Y”超量程區域時，需要修改N1 SADC結果的附加邏輯，通過一個簡單的加法器和一個加到剩余波形上的直流失調電壓來實現。在這種安排中，第二階段SADC的MSB控制MSB是加001還是不加修改地通過。

值得注意的是，二級ADC中可以使用多個校正位，這是轉換器設計過程中的一個權衡部分，超出了本討論的范圍。

圖14所示的糾錯子劃分ADC沒有管道延遲。在以下事件發生所需的時間內，輸入SHA保持保持模式:第一階段SADC做出決定，其輸出由第一階段SDAC重建，SDAC輸出從SHA輸出中減去，由第二階段SADC放大并數字化。數字數據經過糾錯邏輯和輸出寄存器后，即可使用;轉換器已準備好接受另一個采樣時鐘輸入。

為了提高基本子量程ADC的速度，如圖15所示的“流水線”架構已經變得非常流行。這種流水線ADC具有數字校正的子量程架構，其中兩個階段中的每一個都在轉換周期的一半時間內對數據進行操作，然后在采樣時鐘的下一階段之前將其剩余輸出傳遞到“流水線”中的下一階段。級間跟蹤保持(T/H)作為延遲線，在第一級轉換完成時定時進入保持模式。這為內部sadc、sdac和放大器提供了更多的穩定時間，并允許流水線轉換器以比非流水線版本高得多的總體采樣率工作。

在流水線ADC的設計中，可以進行許多設計權衡，例如級數、每級位數、校正位數和時序。為了確保與特定樣本相對應的各個級的數字數據同時到達糾錯邏輯，必須在流水線級的每個輸出中添加適當數量的移位寄存器。例如，如果第一階段需要7個移位寄存器延遲，那么下一階段將需要6個，接下來的5個，以此類推。這將數字管道延遲添加到最終輸出數據中，如圖16所示，這是典型的流水線ADC AD9235的時序。

對于12位65 msps的AD9235，有7個時鐘周期的管道延遲(有時稱為延遲)。這種延遲可能是問題，也可能不是問題，這取決于應用程序。如果ADC在反饋控制回路中，延遲可能是一個問題——在重疊區域，逐次逼近架構將是更好的選擇。延遲也使得流水線adc難以在多路復用應用中使用。

然而，在頻率響應比穩定時間更重要的大部分應用程序中，延遲問題并不是一個真正的問題。

與大多數CMOS流水線adc相關的一個微妙問題是它們在低采樣率下的性能。由于內部定時通常由外部采樣時鐘控制，非常低的采樣率延長了內部跟蹤和保持的保持時間，以至于過度的下垂導致轉換錯誤。因此，大多數流水線adc都有最小和最大采樣率的規范。顯然，這排除了在單鏡頭或突發模式應用程序中的操作，在這些應用程序中，SAR ADC架構更合適。

最后，重要的是要澄清子置換和流水線adc之間的區別。從上面的討論可以看出，雖然流水線adc一般都是子量程轉換(當然有糾錯)，但子量程轉換的adc不一定是流水線的。事實上，由于對高采樣率的要求，流水線子量程結構占主導地位，其中內部穩定時間是最重要的。

流水線adc的分辨率高達14位，采樣率超過100 MHz。它們是許多不僅需要高采樣率，而且需要高信噪比(SNR)和無雜散動態范圍(SFDR)的應用的理想選擇。如今，這些轉換器的一個流行應用是用于現代蜂窩電話基站的軟件定義操作系統(SDR)。

圖17顯示了一個通用軟件接收器和發射器的簡化圖。一個基本特征是:不是在接收機中單獨數字化每個通道，而是由ADC直接數字化包含多個通道的整個帶寬。根據不同的無線標準，總帶寬最高可達20mhz。通道濾波、調諧和分離在接收信號處理器(RSP)中由高性能數字信號處理器(DSP)以數字方式完成。

在相對較高的中頻(IF)下對頻帶進行數字化可以消除幾個下變頻階段。這導致了成本更低，更靈活的解決方案，其中大多數信號處理是數字化的，而不是在與標準超外差或接收器相關的更復雜的電路中。此外，各種空氣標準(GSM, CDMA, EDGE等)可以通過相同的硬件處理，只需在軟件中進行適當的更改。請注意，軟件ro中的發射器使用傳輸信號處理器(TSP)和DSP來格式化通過上游DAC傳輸的各個通道。

對接收機的ADC要求由接收機必須處理的特定空氣標準決定。提供給ADC的帶寬中的頻率由所需信號以及大幅度“干擾”或“阻塞”組成。由于阻滯劑，ADC不能產生互調產物，因為這些不需要的產物會掩蓋較小的期望信號。最大期望阻滯劑與最小期望信號的比值基本上決定了所需的無雜散動態范圍(SFDR)。除了高SFDR外，ADC還必須具有與所需接收器靈敏度兼容的信噪比(SNR)。

另一個要求是ADC在所需中頻下滿足SFDR和SNR規格。中頻采樣的基本概念如圖18所示，其中20 mhz頻段的信號以60 MSPS的速率進行數字化。請注意，中頻采樣過程如何將信號從第三奈奎斯特區轉移到基帶，而無需進行下變頻。感興趣的信號帶寬集中在第三奈奎斯特區，中頻頻率為75 MHz。本例中選擇的數字有些武斷，但它們用來說明欠采樣的概念。這些應用對ADC的性能提出了嚴格的要求，特別是在信噪比和SFDR方面。現代流水線adc，如14位80 msps的AD9444，可以滿足這些苛刻的要求。例如，在70 mhz中頻輸入時，AD9444的SFDR為97 dBc，信噪比為73 dB。AD9444的輸入帶寬為650mhz。其他針對SFDR和/或SNR優化的14位adc有AD9445和AD9446。

結論

我們在這里討論了在現代集成電路adc中最廣泛使用的逐次逼近、西格馬-得爾塔和流水線架構。

逐次逼近是幾乎所有多路數據采集系統以及許多儀器應用的選擇架構。SAR ADC相對容易使用，沒有管道延遲，分辨率可達18位，采樣率可達3 MSPS。

對于各種各樣的工業測量應用，sigma-delta ADC是理想的;它的分辨率從12位到24位。Sigma-delta adc適用于各種傳感器調節，能量監測和電機控制應用。在許多情況下，高分辨率和片上pga的添加允許傳感器和ADC之間的直接連接，而不需要儀表放大器或其他調理電路。

西格馬-得爾塔 ADC和DAC易于集成到包含高度數字功能的ic中，也主導著語音頻段和音頻市場。這些轉換器固有的過采樣大大降低了對ADC抗混疊濾波器和DAC重構濾波器的要求。

對于采樣率大于5 MSPS的情況，流水線架構占主導地位。這些應用通常需要高達14位的分辨率，在采樣頻率范圍從5 MSPS到大于100 MSPS的情況下，具有高SFDR和SNR。這類adc用于許多類型的儀器，包括數字示波器、頻譜分析儀和醫學成像。其他應用包括視頻、雷達和通信應用——包括中頻采樣、軟件ro、基站和機頂盒——以及消費電子設備，如數碼相機、顯示電子產品、dvd、增強清晰度電視和高清電視。

使用制造商的選擇指南和參數化搜索引擎，再加上對三種基本架構的基本知識，應該有助于設計人員為應用選擇合適的ADC。使用制造商的評估板使這個過程容易得多。Devices的simADC 程序允許客戶在不需要任何硬件的情況下評估ADC的動態性能。所需軟件和ADC模型(以及許多其他數字設計輔助工具)可在以下網站免費下載。這個工具在選擇過程中非常有價值。

ADC輸入、輸出和采樣時鐘電路的合理設計也不容忽視。有關這些重要事項，請參閱數據表和應用說明。最后，對于實現成功的混合信號設計同樣重要的是布局、接地和去耦。對于這些和其他設計問題的詳細處理，鼓勵讀者參考進一步研究和設備網站中列出的兩個綜合文本。

參考電路

1. 沃爾特·凱斯特，編輯，《數據轉換手冊》，由Newnes出版，愛思唯爾出版社，2005年，ISBN: 0-7506-7841-0。具體參見第3章“數據轉換器架構”。除了詳細討論各種ADC和DAC架構本身，本章還包括歷史方面的內容。

2. 沃爾特·榮格，編輯，運算放大器應用手冊，出版的新聞，愛思唯爾出版社，2005年，ISBN: 0-7506-7844-5。