D觸發器有多種實現方式，下面以常見的上升沿觸發的CMOS D觸發器為例介紹其原理圖，它通常由傳輸門、反相器等基本邏輯門電路構成。

原理圖結構

• 數據輸入部分：包含一個數據輸入端D，用于接收待存儲的數據信號。

• 時鐘控制部分：時鐘信號CLK控制D觸發器的數據采樣時刻，本例為上升沿觸發，當時鐘信號從低電平跳變到高電平時，觸發器對輸入數據進行采樣。

• 主從結構：一般采用主從結構，由主觸發器和從觸發器組成。主觸發器在時鐘的某個半周期（如低電平期間）接收輸入數據，從觸發器在時鐘的另一個半周期（如高電平期間）根據主觸發器的狀態更新輸出。

• 輸出部分：有兩個互補的輸出端Q和Q，Q為正常輸出，Q為反相輸出，且滿足Q和Q始終保持相反的邏輯狀態。

以下是一個簡化的CMOS上升沿D觸發器原理圖示意（實際電路會更復雜，涉及多個晶體管）：

D觸發器工作原理

狀態定義

• D：數據輸入端，其電平狀態表示要存儲的數據，可以是高電平（邏輯“1”）或低電平（邏輯“0”）。

• CLK：時鐘輸入端，用于控制D觸發器的數據采樣和狀態更新時刻。

• Q和Q：輸出端，Q為正常輸出，Q為反相輸出，且Q和Q始終互補。

工作過程（以上升沿觸發為例）

1. 時鐘低電平階段

• 主觸發器處于數據接收狀態，從觸發器保持原來的狀態不變。

• 傳輸門根據時鐘信號控制數據的傳輸。當時鐘CLK為低電平時，與主觸發器相關的傳輸門導通，數據D可以傳輸到主觸發器中，主觸發器記錄下當前的D值。但由于時鐘信號的限制，從觸發器不響應主觸發器的狀態變化，輸出Q和Q保持原來的值。

• 例如，假設初始狀態Q=0，Q=1，若此時D=1，主觸發器會記錄下D=1的狀態，但從觸發器輸出不變，Q仍為0，Q仍為1。

2. 時鐘上升沿到來時刻

• 當時鐘信號CLK從低電平跳變到高電平的瞬間（上升沿），主觸發器將當前存儲的數據傳遞給從觸發器。

• 傳輸門的狀態發生改變，使得主觸發器的輸出能夠驅動從觸發器。從觸發器根據主觸發器傳遞過來的數據更新自己的狀態，輸出Q和Q發生變化。

• 繼續上面的例子，在時鐘上升沿，主觸發器將記錄的D=1狀態傳遞給從觸發器，從觸發器更新狀態，使Q=1，Q=0。

3. 時鐘高電平階段

• 主觸發器不再接收新的數據輸入，保持時鐘上升沿時刻的數據狀態。

• 從觸發器也保持更新后的狀態不變，直到下一個時鐘上升沿到來。

• 例如，在時鐘高電平期間，無論D如何變化，Q和Q都保持Q=1，Q=0的狀態。

4. 時鐘下降沿到來時刻

• 時鐘下降沿對上升沿觸發的D觸發器沒有影響，主從觸發器的狀態保持不變。

特性總結

• 單數據輸入：D觸發器只有一個數據輸入端D，其輸出狀態在時鐘上升沿（或下降沿，取決于觸發方式）跟隨輸入數據D的狀態變化。

• 邊沿觸發：只在時鐘信號的特定邊沿（上升沿或下降沿）對輸入數據進行采樣和狀態更新，具有較好的抗干擾能力，因為在一個時鐘周期內，只要不出現時鐘邊沿的干擾，觸發器的狀態就不會改變。

• 記憶功能：D觸發器能夠存儲一位二進制數據，其輸出狀態會一直保持到下一個時鐘邊沿到來，直到根據新的輸入數據更新狀態。