74LS74 是一種雙 D 觸發器集成電路，它包含兩個獨立的上升沿觸發的 D 觸發器。74LS74 芯片采用低功耗肖特基（LS）工藝制造，具有速度快、功耗低、抗干擾能力強等優點，廣泛應用于數字電路中的數據存儲、同步、分頻等場景。

74LS74 引腳功能

74LS74 芯片通常有 14 個引腳，其引腳功能如下（以常見的 DIP 封裝為例）：

74LS74 內部電路結構

74LS74 內部包含兩個完全相同的 D 觸發器，每個 D 觸發器主要由數據輸入電路、時鐘控制電路、主從觸發器電路和輸出緩沖電路組成。

數據輸入電路

數據輸入端 D 接收外部輸入的數據信號，該信號經過緩沖和整形后，準備在時鐘信號的作用下被鎖存。

時鐘控制電路

時鐘輸入端 CLK 用于控制 D 觸發器的狀態更新時刻。74LS74 是上升沿觸發的 D 觸發器，當時鐘信號從低電平跳變到高電平的瞬間（上升沿），觸發器會對輸入數據 D 進行采樣和鎖存。

主從觸發器電路

主從觸發器是 D 觸發器的核心部分，它采用主從結構來實現數據的鎖存和輸出。在時鐘的低電平期間，主觸發器接收數據輸入端 D 的信號；在時鐘的上升沿，主觸發器將數據傳遞給從觸發器，從觸發器更新輸出狀態。

輸出緩沖電路

輸出緩沖電路用于對從觸發器的輸出信號進行緩沖和放大，提高信號的驅動能力，使其能夠穩定地驅動后續的負載電路。輸出緩沖電路通常由反相器組成，因此有兩個互補的輸出端 Q 和 Q。

74LS74 典型應用電路圖及工作原理

數據寄存器電路

• 電路圖：將 74LS74 芯片中的一個 D 觸發器的數據輸入端 D 連接外部數據源，時鐘輸入端 CLK 連接時鐘信號發生器，直接置位端 SD 和直接復位端 RD 接高電平（使其不起作用），輸出端 Q 和 Q 連接后續電路。

• 工作原理：當時鐘信號 CLK 出現上升沿時，D 觸發器將數據輸入端 D 的信號鎖存到觸發器中，輸出端 Q 的狀態與輸入數據 D 相同，Q 的狀態與 Q 互補。在時鐘的其他時刻，輸出端 Q 和 Q 保持鎖存的狀態不變。

分頻器電路

• 電路圖：將 74LS74 芯片中的一個 D 觸發器的輸出端 Q 反饋到數據輸入端 D，時鐘輸入端 CLK 連接外部時鐘信號，直接置位端 SD 和直接復位端 RD 接高電平，輸出端 Q 作為分頻后的信號輸出。

• 工作原理：假設初始狀態 Q=0，當時鐘信號 CLK 第一次出現上升沿時，D=Q=0，觸發器保持 Q=0 的狀態；當時鐘信號 CLK 第二次出現上升沿時，D=Q=0 依然不變，觸發器狀態不變；當時鐘信號 CLK 第三次出現上升沿時，由于某種原因（如電路內部狀態的變化或外部干擾），假設 D 變為 1（實際電路中需要合理設計反饋邏輯），觸發器將 D=1 鎖存，Q 變為 1；當時鐘信號 CLK 第四次出現上升沿時，D=Q=1，觸發器保持 Q=1 的狀態。通過這樣的反饋邏輯，輸出信號 Q 的頻率為輸入時鐘信號頻率的一半，實現了二分頻功能。

狀態機電路

• 電路圖：將 74LS74 芯片中的兩個 D 觸發器組合使用，通過組合邏輯電路將兩個觸發器的輸出端 Q1、Q2 和外部輸入信號連接起來，作為下一個狀態的數據輸入端 D1、D2，時鐘輸入端 CLK 連接外部時鐘信號，直接置位端和直接復位端接高電平。

• 工作原理：在時鐘信號 CLK 的上升沿，兩個 D 觸發器根據數據輸入端 D1、D2 的信號更新狀態。組合邏輯電路根據當前狀態和外部輸入信號產生下一個狀態的數據，從而實現狀態機的狀態轉換。例如，設計一個簡單的交通信號燈狀態機，有紅燈、綠燈、黃燈三種狀態，通過 74LS74 芯片中的兩個 D 觸發器存儲當前狀態，組合邏輯電路根據狀態和外部控制信號（如時間計時）產生下一個狀態的數據，使狀態機在三種狀態之間循環轉換，控制交通信號燈的顯示。