2、OC門電路必須使用上拉電阻，以提高輸出的高電平值。

　　3、為增強輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。

　　4、在CMOS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻以降低輸入阻抗， 提供泄荷通路。

　　5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限，增強抗干擾能力。

　　6、提高總線的抗電磁干擾能力，管腳懸空就比較容易接受外界的電磁干擾。

　　7、長線傳輸中電阻不匹配容易引起反射波干擾，加上、下拉電阻是電阻匹配，有效的抑制反射波干擾。

　　上拉電阻概念

　　就是從電源高電平引出的電阻接到輸出端

　　1、如果電平用OC(集電極開路，TTL)或OD(漏極開路，CMOS)輸出，那么不用上拉電阻是不能工作的， 這個很容易理解，管子沒有電源就不能輸出高電平了。

　　2、如果輸出電流比較大，輸出的電平就會降低(電路中已經有了一個上拉電阻，但是電阻太大，壓降太高)，就可以用上拉電阻提供電流分量， 把電平“拉高”。(就是并一個電阻在IC內部的上拉電阻上，這時總電阻減小，總電流增大)。當然管子按需要工作在線性范圍的上拉電阻不能太小。當然也會用這個方式來實現門電路電平的匹配。

　　上拉電阻注意事項

　　需要注意的是，上拉電阻太大會引起輸出電平的延遲。(RC延時)

　　一般CMOS門電路輸出不能給它懸空，都是接上拉電阻設定成高電平。

　　下拉電阻：和上拉電阻的原理差不多， 只是拉到GND去而已。 那樣電平就會被拉低。 下拉電阻一般用于設定低電平或者是阻抗匹配(抗回波干擾)。

　　上拉電阻阻值的選擇原則包括:

　　1、從節約功耗及芯片的灌電流能力考慮應當足夠大;電阻大，電流小。

　　2、從確保足夠的驅動電流考慮應當足夠小;電阻小，電流大。

　　3、對于高速電路，過大的上拉電阻可能邊沿變平緩。

　　綜合考慮以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理。

　　上拉電阻使用原因

　　一般作單鍵觸發使用時，如果IC本身沒有內接電阻，為了使單鍵維持在不被觸發的狀態或是觸發后回到原狀態，必須在IC外部另接一電阻。

　　數字電路有三種狀態：高電平、低電平、和高阻狀態，有些應用場合不希望出現高阻狀態，可以通過上拉電阻或下拉電阻的方式使處于穩定狀態，具體視設計要求而定!

　　一般說的是I/O端口，有的可以設置，有的不可以設置，有的是內置，有的是需要外接，I/O端口的輸出類似于一個三極管的C，當C接通過一個電阻和電源連接在一起的時候，該電阻成為上拉電阻，也就是說，該端口正常時為高電平;C通過一個電阻和地連接在一起的時候，該電阻稱為下拉電阻。

　　上拉電阻是用來解決總線驅動能力不足時提供電流的問題的。一般說法是上拉增大電流，下拉電阻是用來吸收電流。